1.模3计数器VHDL描述设计
该计数器可产生一个分频系数为3的分频器，并产生一个默认的逻辑符号COUNTER3。其输入端口为RESET、EN和CLK；输出端口为QA和QB。下面给出模3计数器的VHDL描述代码：
任意模数的计数器与模3计数器的描述结构完全相同，所不同的仅仅是计数器的状态数。上面的程序经编译、时序模拟后，在QuartusⅡ5.0中可得到如图5-12所示的仿真波形。
图5-12 模3计数器仿真波形
2.半整数分频器设计
现在通过设计一个分频系数为2.5的分频器，给出用FPGA设计半整数分频器的一般方法。该2.5分频器由前面设计的模3计数器、异或门和D触发器组成，利用图形设计方法构造如图5-13所示的2.5分频器电路原理图。
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图5-13 2.5分频器电路原理图
3.电路波形仿真
将COUNTER3、异或门和D触发器通过如图5-13所示的电路建立逻辑连接关系，并用原理图输入方式调入图形编辑器，然后经逻辑综合即可得到如图5-14所示的仿真波形。由图中outclk与inclk的波形可以看出，outclk会在inclk每隔2.5个周期处产生一个上升沿，从而实现分频系数为2.5的分频器。设inclk为50MHz，则outclk为20MHz。因此，可见该电路不仅可得到分频系数为2.5的分频器（outclk），而且还可得到分频系数为5的分频器（q）。
选用Altera公司MAX 7000S系列EPM7032LSC44-5型FPGA器件实现半整数分频后，经逻辑综合后的适配分析结果如表5-1所示。本例中的计数器为2位宽的位矢量，即分频系数为4以内的半整数值。若分频系数大于4，则需增大count的位宽。
图5-14 2.5分频器仿真波形
表5-1 半整数分频器适配分析结果
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